tapless工艺，多种处理方案未能通过LVS验证
时间：10-02
整理：3721RD
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在论坛里看了很多有关 tapless工艺做LVS验证的话题，方案大概有以下几类：1、通过替换std cell的cdl网表中的VNW、VPW为VDD、VSS去重新V2LVS生成topdesign.cdl；
2、通过在topdesign.cdl网表中加入
“
*.GLOBAL VDD VSS
*.GLOBAL VNW VPW
*.CONNECT VNW VDD
*.CONNECT VPW VSS
”
以上语句，去等效VNW和VPW的作用；
3、通过v2lvs语句中引入-addpin VPW -addpin VNW的方式，产生带有VPW和VNW端口的网表的方式，但是自己没想通如何修改layout上的VDD、VSS、VPW、VNW上的label，所以这种方式暂时还没有试；
目前的状况是，设计的LVS验证需要用Assura来跑LVS，并没有Calibre跑LVS的rule，前面两种方案都试过了，还是无法通过LVS的验证，主要问题还是VPW和VNW的识别上，因为v2lvs获得的网表中没有VPW和VNW，而include的stdcell.cdl网表又存在VPW和VNW的端口，所以再次问问论坛里的大虾们，看看还有什么办法没有。
额外一个问题，
对于v2lvs生成的cdl网表，其中有关endcap、fillcap、filler这些的描述需要去除吗?还是部分去除部分保留?
目前我的处理方式是去掉了filler部分的描述，仅保留endcap和fillcap。
2、通过在topdesign.cdl网表中加入
“
*.GLOBAL VDD VSS
*.GLOBAL VNW VPW
*.CONNECT VNW VDD
*.CONNECT VPW VSS
”
以上语句，去等效VNW和VPW的作用；
3、通过v2lvs语句中引入-addpin VPW -addpin VNW的方式，产生带有VPW和VNW端口的网表的方式，但是自己没想通如何修改layout上的VDD、VSS、VPW、VNW上的label，所以这种方式暂时还没有试；
目前的状况是，设计的LVS验证需要用Assura来跑LVS，并没有Calibre跑LVS的rule，前面两种方案都试过了，还是无法通过LVS的验证，主要问题还是VPW和VNW的识别上，因为v2lvs获得的网表中没有VPW和VNW，而include的stdcell.cdl网表又存在VPW和VNW的端口，所以再次问问论坛里的大虾们，看看还有什么办法没有。
额外一个问题，
对于v2lvs生成的cdl网表，其中有关endcap、fillcap、filler这些的描述需要去除吗?还是部分去除部分保留?
目前我的处理方式是去掉了filler部分的描述，仅保留endcap和fillcap。
说一下最新的进展，第三种方案也试过了，通过addpin引入VPW和VNW两个端口，在layout的环上打上了VPW和VNW的label，结果用assura跑LVS之前出现大面积出现的由于vss和vdd引起的short已经不在，只有2个port的错误，主要是说原理图上存在vdd和vss而版图上没有，不知原因。
别沉?
插入了ENDCAP cell和TAPCELL没?如果插了，就不需要connect VPW VSS和connect VNW VDD了
好资料，支持
这个你在导出netlist 的时候加上你需要的参数不行么? 这样出来的自动就带有电源地的信号了， 楼上的fill 可以去掉 电容不能去掉
关键你有没有插TAPCELL