LVS问题：no power nets presents. different no. of ports
时间：10-02
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用IC compiler基于标准库生成的layout。DRC过了之后，LVS出现了如题的错误。开始我怀疑是导出的gds的问题。
set_write_stream_options -map_layer ${GDSOUTMAP} -child_depth 99 \
-output_pin {text geometry} -output_design_intent
write_stream -format gds -lib_name ALUDFFSMALL -cells {ALUDFFSMALL} ALUDFFSMALL.str
以上都是以前设计中经常用到的，应该问题不大呀。
A 11[:20] 11 20
A 114[:1] 114 1
A 115[:1] 115 1
A 116[:10] 116 10
A 116[:1] 116 1
A 116[:16] 116 16
map是如上格式。
从IC Compiler导出的gds，导入virtuoso后，所有的pin text都能正确显示。也不应该是这个问题。
请各位大牛帮忙指点一下。
谢谢。
set_write_stream_options -map_layer ${GDSOUTMAP} -child_depth 99 \
-output_pin {text geometry} -output_design_intent
write_stream -format gds -lib_name ALUDFFSMALL -cells {ALUDFFSMALL} ALUDFFSMALL.str
以上都是以前设计中经常用到的，应该问题不大呀。
A 11[:20] 11 20
A 114[:1] 114 1
A 115[:1] 115 1
A 116[:10] 116 10
A 116[:1] 116 1
A 116[:16] 116 16
map是如上格式。
从IC Compiler导出的gds，导入virtuoso后，所有的pin text都能正确显示。也不应该是这个问题。
请各位大牛帮忙指点一下。
谢谢。
gds 上没有电源label， 这个要手打的，或者 icc里面create_text ,
已经在ICC上加上了。不光是电源，所有的pin也都有label。在virtuoso上都能确认到。
我用一下语句加的pin label （TSMC 65nm）
set_pin_physical_constraints -pin_name {CLK} -layers M5 -width 0.1 -depth 0.1 -side 1 -order 1
VDD VSS 是这么加的
create_power_straps-direction vertical -start_at 5.28 -num_placement_strap 9 -increment_x_or_y 40.96 -nets{VDD VSS} -layer M2 -width 3.84 -step 40.96 -pitch_within_group 4.12 -extend_low_ends force_to_boundary_and_generate_pins -extend_high_ends force_to_boundary_and_generate_pins
我的以上语句有什么问题吗