DC综合 read_verilog和current_design的问题

DC设计时需要读入.v文件，想问下 read_verilog 时读入所有的.v文件还是只需要读入顶层.v文件还是都可以?还有那个 current_design 后面写什么，比如我总共有3个 .v文件，1.v 2.v 3.v顶层文件是 top.v 那么是不是就可以直接写
current_design top
link

所有 .v 都读入

哦，多谢小编，那current_design后面呢 写什么 只写顶层文件 top吗

只写最顶层的module name.

恩 3ks