微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > DC执行current_design后报出个莫名其妙的error

DC执行current_design后报出个莫名其妙的error

时间:10-02 整理:3721RD 点击:
current_design $TOP
Error: 'TOP' doesn't specify a unique design
Please use complete specification: full_file_name:design_name (UID-13)
Current design is 'TOP'.
{TOP}
从后面可以看出DC找到了TOP,并且后面脚本运行后也没出现error。所以这个error让我很莫名其妙,求高手解释。谢谢

坐等。我是新手上路

current_design $TOP 改成 current_design TOP你多写了 $

list_design -show_file 去看design从哪里来的

dc.tcl中定义了$TOP=“TOP”。

今天发现不指定current_design,DC也能找到TOP层。所以我怀疑是elaborate后,TOP层已经设置为current design。当再执行current_design时,DC无法从当前的design中找到TOP层。才报出这个error。还望高手指正。

今天发现不指定current_design,DC也能找到TOP层。所以我怀疑是elaborate后,TOP层已经设置为current design。当再执行current_design时,DC无法从当前的design中找到TOP层。才报出这个error。还望高手指正。

今天发现不指定current_design,DC也能找到TOP层。所以我怀疑是elaborate后,TOP层已经设置为current design。当再执行current_design时,DC无法从当前的design中找到TOP层。才报出这个error。还望高手指正。

请问小编,current_design $module这句话是什么意思呢?还有一个问题,read_verilog ./code/$module.2.v这句话不是要读入verilog文件吗?但是code中的文件只有这几个,这是别人给的项目,我不太懂,希小编给解释下 3ks



Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top