EDI中怎么才能将设计中的一个clock latency做的很小。（总线时钟）？
其他的时钟不重要。
clock spec里面些啊，max delay 设小点，
max transition 放小点，clock buffer用大些
谢谢小编指教。
EDI分步做clk tree可行吗?能够将个别latency大大降低吗?
学习了！有时候也遇到clock 的latency比较大的问题。
可以把 clock tree spec分块写啊，比如一次写一个 clock net
然后分别做cksynthesis就行了，
ok,回头试试小编的方法
我觉得首先你要分析好这个时钟的结构，找出LATENCY长的原因，分析SINK都是什么分布情况，可以将时钟树上的某些关键的单元放到一个REGION或者BOUND里，选择合适的位置摆放，可以适当放松SKEW，一般TOOL优先去考虑SKEW的，为了做小SKEW插入不少BUF/INV导致LATENCY 变长了。 另一个方法可以尝试手动摆放时钟单元，期待你分享你的结果
max delay 设小点，为零
max transition 放小点，clock buffer用大些
小编的这几个方法有效，减了0.5ns
时钟分析清楚了就可以了
clock latency 和clock transition有很大的关系
设小点transition limit，可以减小latency
但是不是能完全减小，有个极限最小值的，
skew也是， 有时候减小还真的很难
设小了transition limit ， clock buffer就会多加些，
大的buffer自然驱动能力要好些
小编言之有理，得花时间慢慢try。
请问小编： clk BUF和INV应该怎样组合配置，更有利于减小latency和skew呢?
没有仔细研究过，
inv比buffer好， 面积小， 占空比控制好
为什么是max transition 放小点?不是放松点?
我也觉得transition的值应该小点才合理啊?不懂了
说反了，我觉得是transition的值放大点才合理啊