at speed test中OCC控制器

时间：10-02 整理：3721RD 点击：

项目中用到at speed test测试，如下图OCC控制器的结构里，ref_clk该如何定义?

定义两个ref-clock,一个是UPLL1的source clock，另一个是UPLL2的ref-clock（也就是PULL1的输出）。
个人理解，一起讨论

朋友我项目里用到的是环振，不需要外部的reference clock，逻辑图如下

请问这个OCC控制器是插入在OCC_1还是OCC_2的地方?ref_clk 又该怎么定义呢?

occ1 occ2 都要插把，一个source clk一个generate clk

插入点引入guide buffer既可，只要保证PLL clock free-running

朋友，环振没有参考输入时钟的，靠内部反馈产生时钟，这个是没有输入的参考时钟(ref_clk)的！你说的source clock是指的是OCC里的pll输出的时钟吧?

谢谢指点，你说的插入点是指哪个呢?

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