关于做DC综合时的一个问题

各位大神，在这里想请教大家一个问题。
我的设计中，其中有两个信号初始化不是零，但后面这两个信号是会进行更新的。如下设计
always@(posedge clk or negedge rst_n)
begin:produce_cut_posi
if(！rst_n)
begin
cut_posi<=44'h4000_0000_0;
end
else
begin
if(CPI_ready==1'd1)
cut_posi<=cut_posi_tmp;
else
cut_posi<=cut_posi;
end
end
但是在生成的网表中出现(warning) Verilog 'assign' or 'tran' statements are written out.
并且对于这两个信号强制为1或者0了，从而导致了我的formality没有通过。
所以在这里想问问大家，遇到这种情况应该怎么做。是要对综合的脚本进行约束?还是说设计的时候不能这么做?
希望有人能解答一下，万分感谢了

set verilogout_no_tri true
change_names -rules verilog -hier

谢谢您，请教一下，第二个语句有什么作用呢?我看关于这条命令的解释也没太搞明白。
顺便再请教一下您，我那个设计初始化的时候可以赋予非0的值么?