DC中port名有"\"是怎么回事？
时间：10-02
整理：3721RD
点击：
DC综合时会出现port名为"\B[6],我在接下来打散DW01模块是报错:
Base of subscript operator \B[6]must be a vector. (VER-194)
有知道这是什么原因引起的?
module RXBAND_CTRL_LV2_DW01_add_1 ( A, SUM, \B[9] , \B[8] , \B[7] , \B[6] ,
\B[5] , \B[4] , \B[3] , \B[2] , \B[1] , \B[0]);
input [10:0] A;
output [10:0] SUM;
input \B[9] , \B[8] , \B[7] , \B[6] , \B[5] , \B[4] , \B[3] , \B[2] , \B[1] ,
\B[0] ;
HVT_CLKXOR2HDV1 U8 ( .A1(\B[6] [6]), .A2(A[6]), .Z(n8) );
Base of subscript operator \B[6]must be a vector. (VER-194)
有知道这是什么原因引起的?
module RXBAND_CTRL_LV2_DW01_add_1 ( A, SUM, \B[9] , \B[8] , \B[7] , \B[6] ,
\B[5] , \B[4] , \B[3] , \B[2] , \B[1] , \B[0]);
input [10:0] A;
output [10:0] SUM;
input \B[9] , \B[8] , \B[7] , \B[6] , \B[5] , \B[4] , \B[3] , \B[2] , \B[1] ,
\B[0] ;
HVT_CLKXOR2HDV1 U8 ( .A1(\B[6] [6]), .A2(A[6]), .Z(n8) );
change_names -rule verilog -hier
change以下naming style，
其实我的脚本中有"change_names -rules verilog -hierarchy"
但好象没起作用.
我让它先把脚本运行完,然后再执行一遍change_names,
在生成.v,好象就好了.
在write .v之前用一遍就行了，
它自己的命名规则 \表示是最顶层