求助icc中关于clock tree 分频后generated clock的问题

1、请问，源时钟clk1经过一个D触发器二分频，产生一个generated clock ——gclk1，在时钟树综合时，工具会自动balance源时钟和generated clock吗
2、在分频的 D触发器的clk端设置exclude pins，有什么效果呢

顶起来！

是exception pin吗?

1. 会banlance, 工具自动将分频触发器的时钟端设为non-stop pin

CTS 不会去insert buffer 但是为了修DRC会插入一些buffer
为了尽量降低Root pin到divider的insertion delay

是啊， set_clock_tree_exceptions -exclude_pins [get_pins FFD/CLK] ，ffd是二分频的触发器

也就是说默认分频触发器的时钟端为non-stop pin，这时候会balance源时钟域和二分频时钟域，但是设置了exclude pins之后，就不会balance这两个时钟域了是吗，那设置exclude 的意义何在呢

是balance两个时钟域会造成insertion delay较大，所以才用exclude pins不去balance吗

如果master clock 和 G clock 没有cross path 这样设置exclude pin
master clock 和G clock 就不会去balance ， 在master clock上的 会少插入一些buffer for lower power
还有就是有一些count reg和 G reg 之间path ，会用skew group 或者设置成exclude pin

噢，就是在没有必要balance的地方设置，减少tree的长度

谢谢指导