请教各位大侠一个DC的问题
时间：10-02
整理：3721RD
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各位大侠，我在DC综合的时候，综合结果显示一个模块的clk输入延时达到了7000多个时间单位，这个路径对应的起点就是顶层的时钟输入端，终点是RAM的clk输入端，下有截图。请各位大侠帮忙分析一下，是什么原因造成的呢?拜谢！
sdc呢? 贴出来看看~
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这个有没有可能是对RAM的CLK端需要做一定的设置?
这个是剩下的sdc部分
不要用 set_propagated_clock