求助DC input delay设置问题

1、我的设计是多时钟域的，输入信号port1经过两个时钟ck1、ck2处理，是否写成set_input_delay -max 10 -clock ck1 [get_ports port1]
set_input_delay -max 10 -clock ck2 [get_ports port1]?
2、有的输入信号经过纯组合逻辑，送到输出端，这种情况如何约束呢?
谢谢帮忙了！

1) -add
2) set_max/min_delay, 或者virtual clock + external delay

The signal across the two clock domain that must be used the async module to do.
That is the designer guarantee.

谢谢您的回复，我对直接经过纯组合逻辑输出的input A，没有设置set_input_delay，而是用了set_max_delay -from [all_inputs] -to [all_outputs]。DC综合的时候报了A的一个warning：the following input ports have no clock_relative delay specified, a default clock is assumed for these input ports.(TIM-208)，请问这个warning可以忽略吗?它好像还是在说我没有对A这个input做约束。麻烦您了！

该设计只有input--->output 的路径? 没有其他么? 光用set_max_delay一般是不够的

谢谢您的回复，有一些信号经过纯组合逻辑就输出了，比如assign output1=input1，这种情况除了set_max_delay，还要加那些约束呢?谢谢啦！