对于逻辑太复杂导致的congestion问题，后端如何解决？

如题，由于算法需要，逻辑很复杂， 综合出的 netlist ，寄存器输出端的 fanout endpoint 都很大，即一个寄存器的输出结果要提供给好几千个寄存器使用，中间的组合逻辑 很多是pin脚很多的std cell，如AO222。
这样，在后端阶段看到该模块出现congestion问题，绕线很困难，对于这样的问题， 除了加blockage增加面积外，还有什么方法解决?

http://bbs.eetop.cn/thread-304535-1-1.html
里面的方法可以一试

copy the high fan-outlogic to improve timing, at the expense of chip area.

是走的DCT spg流程?