前仿真是否有延迟

一般把前仿真分为两步，第一步是RTL级的，这一步肯定是不考虑时序的。但是第二步，综合后的仿真，也就是门级功能仿真，是否包含门级的延迟信息?
如果包含的话，有什么意义?不就是仿真功能嘛?
求大牛们解惑

个人理解：rtl仿真是描述电路功能，如果这个仿真都不对的话，就不要进行后面的操作了。rtl仿真通过后，因为我们的电路最终是要靠门级模块实现的，所以要设置约束进行综合，有些rtl代码是不能综合的，即便能综合，由于约束不同，可能也不能综合成符合时序要求的电路，这时的网表中包含了门的延迟信息。