formality通过了，但dc和encounter出来的网表加SDF在modelsim中仿真不过！
请问大家遇到过这个问题没有，出现这个问题是时序问题还是功能问题?如果是时序问题为什么在encounter中解决了还是不行呢?如果是功能问题为什么又可以formality呢?难道是仿真工具modelsim的问题?请大家帮帮忙啊?（在modelsim中仿真时，会提示一些setup和holdtime问题，以前不管也可以仿真正确，这次不知道是不是这个原因?）
这里也可能是你的testbench的问题，我以前也遇到过类似的事情，比如说testbench送给dut的某信号的建立时间违例了，那么肯定会出现问题，所以也要有匹配的testbench,你看看你的testbench给的合不合理，
即使你做DC，那么也是限定了一些外围的延迟，比如说Input delay,那么如果你的testbench给的很不合理，后仿也许会出现问题
我的testbech是个固化到CPU中的程序，系统上电后自动BOOT，我外面的testbech仅仅给了一个复位信号和一个时钟信号。
formality通过了，但dc和encounter出来的网表加SDF在modelsim中仿真不过
时序问题
检查一下是不是有些模块的SDF反标不成功?如果有些模块的反标发生错误，或者没有反标上，那么这些模块的timing check和延迟时间就会出错，比如一个RAM的RD delay没有反标成功，那么他的delay就是0，那么后续的逻辑被送到一个flop数据端口时，就可能造成hold time的问题，从而造成function出问题。
STA做过没有?
大师傅辅导书孤独感
约束设置的不合理 or
时序有违背
lvs有没有通过?
形势验证只是验证功能对等而已，不牵扯时序
formality脚本设置问题?或者是验证环境有跟设计要求不一致的情况
1.STA有没有过?
2.tb的接口时序
3.反标有没有问题
4.用vcs试一下
都不知道大家所说啥话···
怎样查找没有反标上的地方呢?我就是没有反标上但是不知怎么去找。
1.输入激励问题，是否满足建立和保持时间。
2，反标注问题，前面有人提到，没有标注上。
如果是时序问题，可以通过pt进行sta分析，
encounter的QRC可以提取出spef给pt做时序分析，再提取出sdf做后仿
用encounter出来的sdf一次只能提取一种PVT。
而且工具之间的兼容性，可能使得你的一条路径上的延时在encounter中是0.0001，但是在modelsim方针后就是负延时了
两者没关系啊
sdf反标后仿真，貌似没有这个必要啊。如果STA和formality都能过，并且无sdf反标的仿真也能过，
sdf反标后仿真有什么意义呢?除非是纯异步逻辑。