对dc_ultra综合出来的网表和RTL做formality要注意什么呢？

If your design is not so critical, do not try sequential input inverse or timing re-design for logic synthesis.
It is hard for LEC and gate level debugging.

好像是需要一个SVF文件！

一般可以加载一个 svf文件，standard verification format
set_svfXXX.svf否则formal很难过的

我一直有个想法。如果DC综合出来的东西Formality都不能保证一定过。那synopsys怎么卖tool呢。
如果用conformal 不过，到还情有可原。

rtl vs gate确实需要很多的debug，后端的人不一定搞的定的， 要前端都要看下，
不同厂商的就更离谱了，比如dc综合的让formality过的可能性大大于让lec过，
rc综合的让lec过的可能性大大于formality，
gate vs gate 就简单了， 啥工具都一样

DC Ultra license error