block的输入管脚没有连接，为什么verify Connectivity检查不到？

verilog网表中，例化的RAM（IP block）端口，比对应的LEF中少一个输入端口，
所以布线后，该输入端口是悬空的，没有布线，
为什么通过verify Connectivity --> Unconnected Pin操作，没有查出来?
什么命令可以检查LEF中的端口，和.v中的module pin List，是否一一对应?
使用checkDesign没查出来。

这种不是布线的问题，PR工具检查不出来吧

可能不会有erro，会有warning 查一下

你是想说你的.v是错的吗
那对比.v和LEF就可以啦
可以看一下check_design 中 unloaded input 这个 warning,一般的 hierarchy 很可能会看出问题

相关的报告也都看了，没有提示此处出错...

.V中，module的定义，以及对moule的例化是正确的，
在LEF文件中，该MACRO的name与module的name是相同的，但多一个输入管脚，
所有出了这样的问题

感谢你的提示，不过，
我用checkDesign -all，生成的报告没有unload pin这类warning....
什么命令可以检查LEF中的端口，和.v中的module pin List，是否一一对应?

这种问题一般应该在综合的时候就解决

这个问题我也遇到过，我的结论是：
1. lef 中的端口如果和 .v 中的端口不对应，少了或者错了，log中会有提示，但是多了的确没有提示。
2. 如果 .v 中的端口是正确的，根据Log的提示，足以保证Lef中有与.v相对于的所有端口，那么多余没用的端口对最后的结果不会有任何问题。
3. lef 中多余的端口，没法检查出来，也不会有什么特别的影响，因为这些端口对应于 .v 来讲本来就是多余的，所以自然是悬空不接的。
4. 遇到这种问题，我的常规做法是：我一般在最后都会检查一下所有IP模块的端口连接情况，如果发现有没接的端口，就可以看看是不是Lef中的多余端口，如果不是，就顺便找设计确认这个端口是不是该悬空。这样一举两得，也可以帮设计监控部份遗漏的错误。
此外，我也暂时也没有找到什么好办法来check这个问题。