数字电路图仿真

可以，就是前仿，不过电路图没包含物理信息，仿出来timing不准。

如何仿真呢?这个电路不是由综合后生成的.V文件导入ICFB&生成的吗?如何解释可以仿真

不知道你是用什么工具仿。综合出来的v导到virtuoso的电路可以用virtuoso导出cdl之后扔到pt或者nt里面仿真。如果是手画的规模不大的直接用hspice仿cdl，精度更高。

我的代码行为级仿真是使用Cadence 的NC-Verilog进行仿真的。导入virtuoso中，能使用Cadence 中的工具进行仿真吗?

cadence的工具没做过仿真。我做的仿真都是s家的工具。