ICC做完后时序需要保证100%没有违例吗？

小弟新人一枚，刚开始学做数字后端不久。
目前在借着实验室之前完成流片的一块芯片来学习ICC的流程，然而我在自己尝试跑完整个流程后发现时序无法保证百分之百的收敛，调用前人所写的脚本跑完也存在这个问题。作为一个45万门的芯片，我所能跑到的最好情况是各个scenario下的违例加起来大概有80多处，其中setup和hold time的违例均有出现。我的理解是setup若有违例还能通过降频来保证芯片正常工作，但是hold违例应该是不允许的，所以感到很困扰。
我的问题是 ICC的时序分析结果是否可以不用苛求达到100%不存在违例，只要用专业的时序分析工具（如PT，我还没接触到）进行分析后满足要求即可?

以PT的为准

还要看设计要求

setup可以有少许的违例，因为可以降频处理，但需要和前端商量。hold一定要全过。

setup可以有少许的违例，因为可以降频处理，但需要和前端商量。hold一定要全过。

谢谢楼上所有人同，学习了

首先谢谢各位的热心回复
我打算先去PT中看看时序情况，若也存在hold违例就得回到ICC修改了

请问hold违例是在前端设计中还是在ICC中修改设计?另一个问题就是，ICC前的DC时序大概是1GHz，但是ICC后用SPEF反标后，时序只能是500MHz，相差1倍，正是不是不正常的?