关于clock skew的问题

请教global skew 对时序有没有影响。我个人觉得是没有的，只有local skew才有影响。另外想请问global skew的大小对设计有什么影响呢?CTS的时候这个值应该控制在什么样的范围内比较好?谢谢！

跨时钟域，比如发数据的FF是CLKA，接收数据的是CLKB，如果A和B的skew太大，timing就不好优化了吧

嗯，你说的这个我认可，这样的话针对跨时钟域，global skew应该尽量小呗。那如果是单一时钟域内呢?global skew对时序应该无影响了吧?那它的大小需要控制在什么样的范围内呢（相对时钟频率）?

跨时钟域好像不做timing 优化吧， globalskew是对每个时钟域都有设定的global吧

还需要考虑test模式下，global skew过大的话， test hold就不好修啦！

不大理解，没做过DFT。是不是测试模式时，所有的测试寄存器直接相连，这时也要考虑setup和hold?