如果STA都timing clean了，还有必要做时序仿真了吗？

请教各位，如果STA都timing clean 了，而且也做过FM了，还有必要做网表级的时序仿真了吗?
没想明白时序仿真的意义在哪里了。
还有，如果STA都timing clean了，时序仿真的配置没有配置错误，参数都设置正确的话，有没有可能出现时序仿真时候的timing violation?
欢迎各位讨论，谢谢

可能会有违例。后仿一方面检查设计，同时还检查约束是否全面。如果约束本身有缺陷，即使STA通过，通过后仿还是有可能检查出来。还有一些约束中设定的假路径，在后仿的时候也是会有违例，但不会影响功能的正确性。

非常感谢xht84

嗯 ，后仿不能省，有时候还真能查出sdc的问题。