VHDL和Verilog在芯片设计前后端的优劣

1、貌似很多前后端软件都支持Verilog和EDIF网表输入，但是不支持VHDL输入（只知道VCS是这样）?

2、虽然VHDL在DC综合后可以生成EDIF网表，但是据说生成网表的网表和Verilog生成的网表还是有差距，不知道具体差距在哪?

3、有些后端软件输入网表不如输入Verilog，因为网表没有层次结构，可读性差，需要修改设计时候比较困难?

以上问题只是从资料上看到，但是具体是怎么样，还请大牛们指教。

1. VCS-MX支持VHDL，而且主流的前端应该都支持的；
2. VHDL也能综合出Verilog的网表吧；（不是很清楚）
3. 不过目前基本都用Verilog吧，只是某些欧洲公司还在VHDL

那就是说不管Verilog和VHDL的输入，做完综合之后就基本没差别了，我可以这样理解么