有时降低utilization无法缓解局部congestion的问题

90nm以下工艺这种情况尤为明显。
无论utilization降低到什么程度， 有些cell就是紧紧靠在一起， 目的为了timing。
不疏散他们，congestion严重，从而导致DRC;反之， 疏散他们，timing又出问题。
这可如何是好?

cell padding?

short 多少个?

这种就是网表问题

对于congestion密集的module加padding

这种一般都是前端综合没做好，优先选择是重新综合，使用pin density 比较低的单元，禁用MUX,AOI,OAI等单元
其他方法可以用:
- padding
- 人工place
- place之前加routing blockage

cell padding + path group，

请问小编，cell padding怎么做啊?

试试模块自己是否有问题。比如ecc 算法，乘法器什么的，最好单独做。

我也遇到小编提到的问题，请问怎么解决（encounter9.1)?

如果是使用ICC可以在place-opt 和route-opt后加congestion选项。

除了 torlies 大大提到的重點外, Floorplan 假如有路徑返回同區域太嚴重也不行, 請先確認是否為 Floorplan macro 所造成.

我也遇到LZ一样的问题，使用了你说的方法，但是没什么效果。

LZ这个问题解决了没有?

path group是什么意思?

对这类module 设置keepout marginOR设置local density 设的低点，这样工具就不会摆的那么密集了