用DC导入.v代码说未定义，但是代码中用parameter定义的

Error:/home/student/yhli/DC1_2012.06/myproject/half_3.v:207: The symbol 'coeff1' is not defined. (VER-956)
这个coeff1在verilog代码中用parameter定义的，不可综合吗?求帮助..synplify pro是可综合的啊

求帮助...

code 贴出来

解决了...本来我定义时候偷懒了没定义位数...我不知道是不是这个才报错不过后定义了位数来就好了....