怎么降低clock latency？（已解决）

原因会很多，比如，floorplan不合理，clock skew或者transition time要求得太小，使用的clk buf太小，有特殊的latency设置，多个clk之间设置了balance，不同的clk有共用的leaf pin，等等，，，，
要自己去找

encounter在這方面比較笨，要避免讓它做這個
具體做法以前討論過

给你个参考，我的设计 10万个寄存器，不做cts opt，latency为6,7ns左右，skew为0.3ns，周期为6.2ns，runtime为1个小时。我觉得latency和skew都可以继续优化。也在找原因

你的latency和runtime都有点离谱了，一般我是不会等待超过2,3个小时的结果。我们一天上班才8个小时。不管在大的设计 也要想办法降低一下debug的iteration，否则只有加班了

补充一下，我的机器配置8核，16G内存，全速跑出来的结果

如果Floorplan不合理，那就可能性很大，左边一坨，右边一坨，肯定Latency很大

做一个ct，看分布吧，如果就是FF比较多，互相间比较远，那没办法。很简单，一万个FF和十万个FF，想同设置，明显后者的latency大。
后端来讲，cts的设定，大同小异。如果差别比较大，前端的时钟设置，以及模块划分，再就是后端的布局是很重要的考虑点
个人看法，仅供参考

我用的是edi，今天我的latency已经降到6ns以下，过几天估计情况会更好，另外我是从综合做起的，很熟悉design，建议从设计角度考虑一下，会有新突破

真是不同的case有不同的原因呀

latency为6,7ns，假如OCV为10%就意味着latency带来的skew有600~700ps，加上无OCV时的skew 0.3ns，实际的skew逼近1ns。这时很多寄存器路径都要加DLY Cell，带来显著的面积功耗增加。这样的结果也可以接受吗?

如果 skew 1ns ..
那能跑最快 clock 會多快 ?