微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > formality存在warning

formality存在warning

时间:10-02 整理:3721RD 点击:
formality中在进行reference和implementation这两步时均出现了如下图所示的warning,请问有没有问题,对结果会不会有什么影响?


求助哦

黑盒子。要消除,请把lib库加全

lib加全了哦,图片上提到的那个库已经加了,还是报warning

the same as you

我设计中使用一些模拟IP的话会遇到类似问题
有的lib/*unread*自动变黑盒子
还有synopsys的dwc比如那个minmax的模块会自动黑盒子
但是一般这些黑盒子的input仍会被比较,而如果这些黑盒子的output没有驱动其他被比较逻辑,则不会有任何影响。
你的结果pass吗?如果有different,debug看看源头是否来自black box的output,然后强制其 equal

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top