MC生成的存储单元怎么进行时序仿真

我用MC 生成的ROM或者RAM模块，为什么对它进行setup和hold时序仿真的时候，明明不满足setup和hold时序要求，但还是能正确读出里面的数据，比如地址端的建立时间为0.2~0.4ns，但是我用VCS仿真时，在0.2ns以内改变，数据输出端仍能正确读出数据，这是为什么啊，请教各位高手对于MC生成的存储单元怎么进行时序仿真呢

你调用的MC生成的哪个文件进行仿真?

verilog文件啊，是这个吗

verilog里面有specify语句吗?就是做时序检查的那种

时序仿真 是神马新名词啊?

有SPECIFY语句的

读sdf了吧?
仿真时加nospecify，notimingcheck之类的参数了吗?不应该加