关于multicycle 的设置

有A， B， C， D四个module， 同时存在CLKA 和CLKB（ = 2CLKA） 两个clock属性。
Designer确认在正常工作模式是不可能工作在CLKB的频率下的， 只能跑到CLKA。
本想用set_clock_sense -stop_propagation CLKB 把CLKB在某个合适的点停掉。
但是由于找不到合适的leafcell pin， 而且目前阶段已经不可能插入buffer来解决的。
所以想对A, B, C, D 四个module内部，以及他们之间的path，针对CLKB都设置multicycle 2.
请问该如何设置比较好?

set_clock_group 还是什么命令 可以把clka 和 clkb 设成exclusive 的吧 至少可以设置为 async

貌似和我的本意不一样啊

那个clkb的时序怎么办?

这几个module跑不到CLKB这个频率。不用care

那为什么要把clkb加到那几个module上

除了那几个module，CLKB还要给别的module使用到

clkb加到需要的module上，我没意见，我问的是“为什么要把clkb加到那几个用不到它的module上”

CLKB是在外边的module上定义的，propagate过来的

改RTL