如何从cadence的原理图提取verilog网表用来做PR
时间：10-02
整理：3721RD
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请问大家有谁知道如何从cadence的原理图里面导出verilog网表用来做PR
部分的模块自己做的有LEF，于是原理图就是个空壳的block，想导出个空壳的module，求高人指教。
部分的模块自己做的有LEF，于是原理图就是个空壳的block，想导出个空壳的module，求高人指教。
使用工具中的verilog simulator生成netlist