cts时候是否设置对某个模块skew不care？求问答。
时间：10-02
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rt
有些模块觉得时钟时序没问题
是否可以约束对某个模块不care?
有些模块觉得时钟时序没问题
是否可以约束对某个模块不care?
CTS spec不定义该module相关的clock信息就行了
想做哪个clock，就写哪个clock的约束，so easy
还可以将进入这个module的sink定义为excluded
CTS对clock进行trace就到此为止了
多谢，知道聊