指点下 set clock network latency
2 还有个问题，set clock network latency 和set clock source latency 应该对当前模块中处理时序路径的相对时间没意义，只是体现出每个时序器件相对于时钟源的绝对时间点 是吗就是说有时候我分析一些路径时候，特别是模块内部的RR之间的路径，我根本就不需要知道啥set clock network latency 和set clock source latency ，所以有次问法
上述问的可能不是很准确，我意会的表达多了
顶一顶啊 各位
1 clock network latency为时钟网络延迟，也就是时钟根节点到各寄存器clk端的延迟。理论上想要得到一个balance tree，就是想要根节点到各个寄存器clk端的延迟一样。所以set clock network latency 是指全部的都是这个值（但由于skew，jitter的存在，实际情况是各个路径的延迟略有差异，但要在set max skew范围内）
2综合时可以这样看，但做完CTS就不能这样想了。
嗯嗯 ，在ＤＣ阶段，clock具有ideal的属性，此时的clock latency 是不是通常不设置的啊。此时就可以对路径进行STA了。
在CTS之后，已经有了真实的时钟路径了，可以计算真实的clock latency了，进行STA。
感觉好像通常情况好像只有在.ctstch中set clock latency —min —max等约束了下时钟布线的情况。CTS后进行时序分析的时候，就根据真实的clock delay来计算了。
那么我设计的clock network latency的值好像基本不会参与STA的计算，不知道这么理解多不对的，想问下set clocknetwork latency
一般在什么阶段设计，用法是不是上面我想的那样的呢，谢谢。
综合的时候要设置clock latency和clocknetwork latency的，他们也是要参与到CTS之前的计算的，ideal的属性是对于clock jitter，skew来讲的。
嗯嗯，谢谢你的指点。综合你上面所说的，我再总结一下你看下对吗。谢谢。
在CTS之前，clock具有ideal的属性，set clocksource latency 与setclock network latency 的值得可能对于模块内部的时序路径
的STA计算并不需要，但是对于当前设计模块的boundary condition的路径却是有用的，就是计算与外界有关系的输入输出路径的STA时
候，要参与进去。
而在CTS之后的，所有的clock delay都是真实的了，直接参与计算了。
不知道上面的理解算不算对了。
我还看到陈小编在FAQ有讲了一下关于latency的，我复制过来了，
Q1.7 什么时候需要设置latency?
latency分为source latency 和 network latency 两种。 source latency是源时钟自带的，network latency就是CTS后的clock tree insertion delay。
在综合时，一般不需要latency，
除非,
已知不同clock带有不同的source latency，并且它们之间有时序要求
预知不同clock会有不同的clock tree insertion delay，不想平衡它们，但是要满足他们之间的时序要求
如果如上面所说的话，综合的时候一般不需要设置latency， 那么按我上面总结的那个边界路径的时序怎么计算啊，都没设置的啊，或者我只是
了解了一点，或者对于处理边界路径的时候，举个例子，模块内的那个寄存器的时钟与相应的外部的那个set input delay的时钟间是什么关系，这个不是理解的很好的。
麻烦再稍微指点下。
....不好意思啊，哥们，估计我把你说晕了。我总结下：
1 关于ideal clock和综合的约束设置：
Ideal clock has zero delay at the source object(也就是source latency), zero propagation delay(此处可以理解为network latency), zero transition time, and zero uncertainty(也就是skew)。
综合时我们要设定clock的 source latency，network latency，transition time，uncertainty 是为了尽可能的模拟真实的时钟延迟情况，这样DC才好做相应的优化。（依据具体需要，可以选择性的设置以上选项）。
2 至于版大的“在综合时，一般不需要latency” 这个我也不太理解....，我的猜测是flow上面的差异，可能版大的方法是先不太考虑时序问题，先把rtl对应工艺库的netlist综合进来，然后再利用pt写时序约束来检查时序，然后再把结果返回给DC，进行优化...以此往下。而我说的综合时就设置latency是上面的两步捏在一起进行的，这样应该没有分开进行分析两步的结果来的准确（毕竟PT才是STA的标准）。
希望能让你clear一些...
PS:我也是初学者哦，不要把我的话太当真....