关于一条timing_path的时序问题

大家好，如图所示，由于时序路径比较长，我截取了时序路径的头、尾以及中间的部分，拼成一幅图。
如图中所示的路径，报告的时序路径的终点怎么会在组合逻辑门的pin（u_testdnld/U1150/B）上呢?
谢谢各位解答！

u_testdnld/U1150 当作 门控单元 在 check

您好，u_testdnld/U1150的前面和后面有很多逻辑门，为什么会选择u_testdnld/U1150 作为门控呢?难道是前端约束的?
谢谢解答！

能否把这段对应的代码给我看看

您好，不好意思，我看不到代码。
不过我们这里的人说，这一部分代码是别的公司的人写的，用了一些组合逻辑代替时钟门控。
我觉得之所以在U1150上检查，是因为这个U1150的某个pin接了时钟信号的原因。不知道我的理解对不对。

是设置了门控时钟检查！set_clock_gating_check

有可能。
一个接时钟 一个使能信号。
为啥不直接用 门控cell 。
你这种情况，可能会出现在外购IP中，自己写的代码不会这样写。