DC里的input port
时间：10-02
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set_driving_cell ....[all_inputs]
set_load 4.0 [all_outputs]
这里的all_inputs和all_outputs是不是指整个design的输入输出引脚吗?
set_load 4.0 [all_outputs]
这里的all_inputs和all_outputs是不是指整个design的输入输出引脚吗?
是。就是说你每个引脚都是这么来约束的。
是所有的，如果你要单独设，用get_ports