ASIC验证求助：后仿真时关于负延迟的问题

求助各位达人：
1、什么是负延迟?
2、出现负延迟的原因是什么?在什么情况下会出现
3、SDF中的建立或保持时间 为负，不满足常规意义上的setup，hold时间，那真正的逻辑怎么保证采样的数据时正确的?
4、当出现负延迟的时候，仿真器，如VCS，是怎么处理的?
万分感谢！

当出现负延迟的时候，仿真器把它改为0

求助各位达人：
1、什么是负延迟?
Ans: 就是延迟是<0的, 不要表面直观认为一个GATE有<0的延迟, 这是纯数学的定义: 两个时间点的差都叫一个相对另一个的延迟.
2、出现负延迟的原因是什么?在什么情况下会出现
Ans: 比如一个数据经过一个FLOP出来相对FLOP CLK延迟是100 ps, 但是你非要用一个FLOP_CLK经过很多BUFFER以后的CLK来定义延迟, 就可能是负的.
3、SDF中的建立或保持时间 为负，不满足常规意义上的setup，hold时间，那真正的逻辑怎么保证采样的数据时正确的?
Ans: 很多时候你把一个有正SETUP/HOLD的FLOP的DATA (Din) DELAY很多BUFFER后连接到FLOP D端, 那么Din相对FLOP CLK就是负的SETUP.
4、当出现负延迟的时候，仿真器，如VCS，是怎么处理的?
Ans: 不太清楚, 大概如陈班主所说.
万分感谢！

明白了很多，呵呵，多谢涛哥，和yohuang