分频时钟定义

现有一个设计，在开始的时候输入一个时钟信号clkin，在一个模块里产生另外一个时钟clkout，这个时钟是先由clkin在每次的hsync上升沿到来时开始对其进行二分频得出clkout1（不是简单的二分频），再进行一个选择，得出最后的输出时钟clkout=parallel?clkin：clkout1。然后用clkout做后面的处理的时钟
请问各位大大，DC综合的时候怎么对clkout进行定义?该如何设置。

没人回，自己先顶一顶

create_clock clkin
create_generated_clock clkout1
clkin和clkout1之间set false path （如果他们之间没有path的话）

clkout1时钟周期怎么确定呢?它并不是一个简单的二分频，还与hsync有关。

用-edge选项

怎么用呢?没用过这个选项，看了它的说明也没怎么看懂，小编能举个例子吗?

用create_generated_clock -edge 给出时钟的边沿 具体去man一下好了

看了，不是很懂，能举个例子吗?