菜鸟来问：复位信号fanout过大造成的delay过大如何解决？

是这样的：从芯片pad上输入的外部复位信号是chip_rst_n,芯片内部有三个时钟，分别在三个时钟域给chip_rst_n做同步处理，得到分别给三个时钟域的复位信号rst_n_1,rst_n_2,rst_n_3。因为要插scan，所以这三个复位信号都跟chip_rst_n做mux（即：rst_n_1_out = scan_test?chip_rst_n:rst_n_1)。那综合的时候问题就出来了。
rst_n_1_out（net）的fanout有1972，那前一个器件U12的cap 则有1053.81，Trans有510.92，由此增加了281.46的延时。这样就产生了很大的violation。我该怎么办呢?

做high_fanout synthsis就可以的

How to?

好问题，顶起

另外问一下，多个时钟信号如何在dc中综合啊?

那你将同步之后的rst信号设为理想的信号嘛

学习了

dddddddddddd

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hhhhhhhhhhhh

dddddddd

同问啊，还有使能信号fanout过大又该怎么处理呢?我是只做的DC综合的报告，没有插入扫描链

reset，clock，high fanout enable，这些信号DC阶段设置成set_ideal_network就可以了。

DFADFADFASDFADSFASDF

set_ideal_network-from [get_pins XXX] 啊，
对所有reset， clock nets , 综合的时候 都设ideal啊，

楼上正解，综合的时候这些idea的信号都不能给它插入buffer，后端会处理。

bucuoadddd

搜一下就知道了