网表读入后的时序分析问题

大家好，我遇到一个想不通的问题。我对电路做了DC综合后得到相应的网表文件，并且DC得到的timing_report中slack为0，然后把网表和sdf时序约束文件读入astro以后做了一次时序分析，结果slack是负的。这个不能理解，因为网表文件还没有进行布局布线，布局布线以后有些路径延时会比原来的大，因为cell之间的布局规划与原来DC综合时的路径延时分析是不一样的。但是没有进行布局布线，只是网表的读入，怎么会也不一样呢?

Astor不清楚
ICC的话可以读入数据后看zero wire load module下的timing，然后判断设计是够合理

可能是因为计算线上电容的模型不一样而导致的时序不一致

有什么想不通的，wire_load之类的都不一样了
相同的path，把net/cap/tran都报出来，比比，看看就知道哪些东西的计算不同就知道了

恩，是因为综合的库和Astro所用的库不一样