微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > 由flat layout发现的一个问题。牛牛们给看看啊

由flat layout发现的一个问题。牛牛们给看看啊

时间:10-02 整理:3721RD 点击:

本来初衷是打散展平layout,但是这个过程中发现了新问题。
让我慢慢道来, 先是从PnR导出gds(无stdcell layout), 到virtuoso里去merge, 完毕后 Edit->Hierarchy->Flat, 成功flat。 为啥说成功呢? 因为我导出这个flatten gds后, file size明显变大了, 然后新建一个目录, 再次导入virtuoso后, 跟我预期的一样, 只有一个top cell, 并且layout 是完整的。
接下来, 新问题来了!啥新问题呢? Calibre报Flatten GDS里有“cell XXXXX referenced but not found”, 然后就跳出来了! 这就不对了, 不是flatten了吗, 怎么还会有cell的instance存在呢, flatten时我选的是“displayed level”,也就是看到的层次全部展平啊? 我试着vim flatten gds,虽然gds不是ASCII格式, 但是依然可以找到cell name, 清晰可见。 嗯, 看来是这些cell name存在, calibre读入时没有发现其layout所致。
这个error很像是从PnR出来的gds,跳过merge,直接做DRC时报的错, 我感觉还是flatten那步的问题, 虽然flatten layout看似OK, 但导出的gds依然保留层级, 不知何原因。

那你的flat后的数据,ctrl f后能看到cell么?还是只有layers存在?

版大, 好问题, 我做过这个实验, flatten前点选cell,然后Q键, 弹出的窗口是cell name可见, flatten后根本点选不出任何的cell了, 当时我认为确实是flatten了。但不是为何gds里面还有呢?

补充几点: Flat时有个选项: Flat Pcell, 这个选项选与不选, 没啥区别。
另外,我选的是displayed level, 也就是看到的层次全部展平。

通过你DRC的报错,说明你在Merge GDS时可能有子层cell没有merge进来
1、确认你的GDSmerge时的log文件,有无ERROR/WARNING
2、你vim的GDS中有CELL,说得是应该下层cell,这个没问题
3、Flat后全选看看有无比较远的cell出现,没能一起flat进去

flat的时候ctrl A然后用你的方法去flaten应该是全部打平的,查看log看看有没有问题呢
没有用到pcell,所以那个选不选没啥区别

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top