★★★后端如何保证由寄存器送出的分频时钟，满足jitter要求？★★★

如题，大家能否讨论一下
如果不作任何处理的话，送出30MHz的时钟，会引入500ps以上的clock jitter，而内部pll的clock jitter也就在10ps左右。
时钟由分频器送出，是否可以在综合时设置duty cycle的限制，来确保jitter满足一定要求?

很慢啊，没关系 啊

一般用uncertainty

外部芯片将这个clock作为自己PLL的输入时钟，jitter要求是<400ps

500ps的jitter特大了吧，怎么得到这个数值的?

没有太好的约束可以保证jitter的要求
1）尽量缩短 内部pll =》分频器 =》时钟输出端 的物理距离和delay
2）选用上下沿对称的CK*单元

是否可以设定duty cycle相关的约束来满足jitter要求?

举个例子来看看

CLK CELL对减小电压噪声引起的jitter有何帮助?

min_pulse_width/max_pulse_width