setup timing检查疑惑
时间：10-02
整理：3721RD
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在看《专用集成电路设计实用教程》时有个小问题不解，P95如下图
不知道为什么第二个约束可以得到正确的建立检查边沿
同一个时钟和不同时钟的情况下有区别吗
不知道为什么第二个约束可以得到正确的建立检查边沿
同一个时钟和不同时钟的情况下有区别吗
1
2
create_clock按照真实的时钟波形进行定义。
图上画线的那句话，说了，时钟之间检查setup，按照最严格的周期检查。
只是不明白第二张图的约束描述为什么可以得到想要的setup 检查
因为它们的上升沿是对齐的
现在的工具，如果省略-waveform，默认的上升沿就是从0开始的
教科书上，为了说明“时钟之间检查setup，按照最严格的周期检查”，故意把它搞乱的。
但是第二张图的约束不是设置了latency吗，上升沿还对齐吗
latency不影響工具找時鐘沿