后仿出问题怎么解决

Warning！Timing violation
$setuphold<hold>( negedge CKN &&& (flag == 1):77893 NS, negedge D:77893 NS,1.000 : 1 NS,0.500 : 500 PS );
File: ./Verilog/smic18_neg.v, line = 7094
Scope: cal_TOP_t_TB.U_CAL_TOP.U_cal_ADC.code_t_3b_r_reg_2
Time: 77893 NS
很多这样的报告，不知道怎么解决，大侠们帮帮我这个可怜的初学者吧，好像没有反标上但是不知道怎么解决。

真的没有反标上，先检查看见表与SDF文件是不是一致的
我现在后仿也遇到问题了，卡着了

观察波形，一般这些都是没有满足建立保持时间所致的告警错误，看看不定态出现的时刻，然后看看是不是在报告中能够找到该时刻点，追根溯源，发现不定态产生的源头，再针对性地调整。

需要修改SDF文件对应的部分

谢谢，我试试哈

小声的问一问，该怎么去改正呢?

是不是看sdf的报告?我的后仿报告除了哪个警告外没有东西啊

怎么检查网表和sdf是否对应上啊，我第一次做这个。

会不会是lib文件的问题。我的lib文件是分开时序setup和hold。

我来学习

看仿真结果的报告，如果是modelsim，就是transcript文件，里面都会有这些告警信息，按照时间点，回到波形一点一点的找，修改SDF文件是下策。

建议看下IEEE verilog IEEE Std 1364?-2005，第16章，关于反标标准的，这个分开与合并没关系！