求助各位版主，在lvs时发现的一个问题（hier automatch）

求助，
一个设计做hier lvs，但是因为不知道设计有多少种类的cell被使用了
因此使用命令：calibre -lvs -hier -automatch rule.file。
lvs 通过。并且在lvs.rep中可以看到设计所使用的cell name，如AN2，AN3等。
但是我发现设计中同样使用的某些单元并没有在lvs.rep中被报告出来，也就是说，这些单元没有被比较。后来我将这些单元一个一个输入到hcell.file
并且通过命令 calibre -lvs -hier -hcell hcell.file rule.file 执行
得到同样正确的lvs 结果。
并且使用vim -d比较两次的lvs.rep，可以发现第二次的lvs.rep中，工具进行比较的hcell单元更多。
问题，有什么方法可以解决和解释这个现象，总不能每次要做hier lvs的时候我都去一个个查用有没有lvs automatch遗漏的cell吧?

可以从netlist中把用到的stdcell 全部抓出来不就可以保证所有的cell都在hcell里面了嘛?！

你说的是最后的网表么?
如果之间看网表，较大的设计应该如何才能抓完全呢?太费时了点。

那flat的结果呢?
不明白为什么都要比较出来

虽然LVS -hier没有把所有设计的std都选出来，但是后来我用-flat方式和我-hcell all_cell.file方式都可以过。
想问问，以后做-hier -automatch，是否结果是可信的?毕竟有些cell 是没有在报告中列写的。
至于为什么我会希望hcell都列写出来，是因为我在用calibre XRC提取spef文件时，User Guide上说，必须有一个xcell文件才能进行gated_level的参数抽取。之前我用lvs -hier -automatch出来的hcell去做xcell文件，给pt读的时候发现cell没有列写到，从而导致pt读取spef有error，才意识到这个问题的。

明白了，，，对于LVS来讲各种验证方式都是可信的。你不automatch不是也照样可以么?
既然你有其他的需求那就按要求处理吧
spef不用starRC抽么/?

一般说来，我是把所有stdcell 的cellname 都列入celllist中。
没必要去查具体哪些用了

我尝试过这个方法，把所有用到或者没有用到的std都加到cellfile里面，但是会报error，意思就是有多余的cell在hcell file
不知道你是采用什么方法解决的?

如果做flat，对于有IP的设计，lvs会报ip在layout中找不到
如果做-hier -hcell cell.file ，lvs可以过，正确。
calibre 也可以抽，我尝试了下，抽来的spef也是门级的，pt能用，导出的sdf也可以后仿，但是cell.file必须要写的完整，不然没写进cell.file的std，会被抽成transistor level的，抽出来的spef就是不能用的了。

IP没有gds的情况呀?
那只能box处理了
calibre是可以抽的，但没有对比过和starRC的谁准

小编，还有个问题，我用encounter做的PR
在做optDesign -postRoute的时候，有个warning，内容如下：
Can not establish connection to PIN xxx at （location-x location-y） on metal1 for NET yyy。The NET is considered partially routed。
同类型warning数量有个20来个的样子。
最后我做lvs和DRC，都过了，那么这个warning重要么?是什么意思呢?
先谢谢小编的解答！

在EDI中看看什么连接情况，看看连接的位置，然后判断一下

stream in/out 的時候log裡應該會有std 的 information,
用vim 編輯一下即可拿來作h-cell的list

如果就想知道单元的情况
完全可以用命令实现：
ICC ： report_design -physical
EDI :summaryReport
然后再根据需要写个脚本处理下，得到cell.lst

从来没有报过这个错误。