综合的setup 时序问题（已解决）

在我的设计里有一句assignclk_gps_out=clk_gps
clk_gps是系统时钟，需要接出个端口来有别的用处，就写了上面那句，
但是综合后出现下边的violation，IN01D17这个buffer怎么会有那么大的延时?
Startpoint: clk_gps (clock source 'clk_gps')
Endpoint: clk_gps_out
(output port clocked by clk_gps)
Path Group: clk_gps
Path Type: max
Des/Clust/PortWire Load ModelLibrary
------------------------------------------------
TOPIPCORE001IC05CScore_27_max
PointIncrPath
-----------------------------------------------------------
clock clk_gps (fall edge)28.0028.00
clk_gps (in)0.00 #28.00 f
U162/YN (IN01D17)1305.67 #1333.67 r
U161/YN (IN01D4)0.231333.90 f
clk_gps_out (out)0.001333.90 f
data arrival time1333.90
clock clk_gps (rise edge)56.0056.00
clock network delay (ideal)0.0056.00
clock uncertainty-0.3055.70
output external delay-18.0037.70
data required time37.70
-----------------------------------------------------------
data required time37.70
data arrival time-1333.90
-----------------------------------------------------------
slack (VIOLATED)-1296.20

你输入是下降沿fall edge，IN01D17应该是反向器吧，造成大致半个始终周期的违例
这应该是你前面上升沿和下降沿混用的原因，clk_gps_out或者这个时钟的源时钟，在前面你应该还是给了其他的触发器使用，工具计算是会在out端假想一个触发器，于是就造成了半个周期的违例的假象。

虽然你说的很清楚，但是我还是新手，不是很明白谢谢啊我换了个库，没有这个问题了，就算是莫名其妙的解决了吧~呵呵