综合方面的问题:时序约束

问个综合方面的问题：
output fref_da_clk;
input fref;
input fclk;
input rst_n;
input sel_fre;
reg fclk_div2;
always @(negedge fclk or negedge rst_n)
begin
if(！rst_n) fclk_div2 <= 1'b0;
else fclk_div2 <= ！fclk_div2;
end
assign fref_da_clk = sel_fre ? fclk_div2 : fclk;
create_clock -name fclk -periode 10 -waveform [list 0 5] [get_ports fclk]
create_clock -name fref -periode 10 -waveform [list 0 5] [get_ports fref]
Q1:怎么设置输出fref_da_clk的输出delay?
（1）set_output_delay -clock fclk -max 6 [get_ports fref_da_clk]
还是：
（2）怎么体现到fref_da_clk的2条路径:1)from fclk_div2 to fref_da_clk; 2)from fclk to fref_da_clk;?用-add_delay选项?能写个模版吗?
set_output_delay -clock fclk -max 6-add_delay [get_ports fref_da_clk]
set_output_delay -clock fclk -clock_fall -max 3-add_delay [get_ports fref_da_clk]
(3)还有别的更好的约束方式吗?
Q2:如果fclk设置了set_dont_touch_network 属性，fref_da_clk也会继承它吗?
Q3:时钟fref和fclk是同频但不同相时钟，fclk是fref延迟一定时间后后输出到一个芯片，那个芯片在重新输出到这里。我要如何设置它们之间的关系?还是直接就set_false_path?

简单一个2分频电路，整得这么复杂，还不如直接些gate netlist哪！
对这个模块，根本就没fref的事，没必要create_clock -name fref 。
A1: output delay 有from/to的选项吗?选div2那路就够了，sel_fre=1
A2: sel_fre=1时，不会；其他情况，会
A3: 看置顶的FAQ

在我写的例子中,是没体现fref的作用,但fref会有自己的逻辑,而且它会用到fclk产生的enable信号,所以我才问是否要设置fref和fclk的关系.在我的设想中,fclk大概比fref延迟1/4T~1/2T