怎样用modelsim仿真verilog文件？
时间：10-02
整理：3721RD
点击：
编写了一个简单的全加器：
module adder(op1, op2,cin, sum,cout);
inputop1, op2,cin;
output sum,cout;
assign {cout,sum} = op1+op2+cin;
endmodule
终端下输入：vcom ~/vlsi/example/model/adder.v
报错
Model Technology ModelSim SE vcom 6.5 Compiler 2009.01 Jan 22 2009
-- Loading package standard
** Error: /root/vlsi/example/model/adder.v(1): near "module": syntax error
怎么看都觉得.v文件没问题啊。
听说modelsim默认是vhdl，是不是需要把默认值改为verilog文件?
module adder(op1, op2,cin, sum,cout);
inputop1, op2,cin;
output sum,cout;
assign {cout,sum} = op1+op2+cin;
endmodule
终端下输入：vcom ~/vlsi/example/model/adder.v
报错
Model Technology ModelSim SE vcom 6.5 Compiler 2009.01 Jan 22 2009
-- Loading package standard
** Error: /root/vlsi/example/model/adder.v(1): near "module": syntax error
怎么看都觉得.v文件没问题啊。
听说modelsim默认是vhdl，是不是需要把默认值改为verilog文件?
vcom是编译VHDL语言的，肯定报错啊……程序没问题