布局布线后反标做静态时序分析的问题
时间：10-02
整理：3721RD
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大家帮忙看下，为何反标后静态时序分析中，一个clock network delay是ideal，而下面的则是propagated ?比较困惑。求指点，谢谢了！
因为startpoint是input pin，没有cts
谢谢！原来startpoint是普通的input pins。但如果此时出现违例，也可以人为加入BUFFER吧！
可以用各种修复violation的方法
LZ, 这是block level的in2reg的path吧?
top的 ,以前大都碰到的都是reg to reg的路径
学习一下！
学习一下了