DC做Clock Gating的问题

看来这个问题遇到的人比较少，换个问法：如果希望输入端口不生成gated clock该如何设置?

input是否进入E是由设计决定的，DC只是按照逻辑来gate

如果input delay正确的话，没有问题

谢谢小编回复，但还是不放心，后来把输入相关的clock_gating都去掉了，用"remove_clock_gating"命令！