design compiler问题

这些东东一般做p&r会给一些推荐的值，一般都根据lib工艺和vender给的。时序的跟PLL相关比较强，一般由PLL的vender给出一些推荐的值

应该根据你具体的设计要求，前后所连的其他模块！

参考一些其他的类似design，chip level和block level的值是不一样的
chiplevel针对的是pcb board，block针对的是另外一个block

谢谢了