异步reset的vialation如何修改？

P&R后STA分析的一个vialation,如何改?
不改的话,我的后仿有x状态.
HRESET是一个异步复位信号.
这个Path Group:为啥是 **default**
都是怎么分的?
我还看到"Path Group: **async_default**

Startpoint: HRESET (input port)
Endpoint: rssi_enable_ins/state_reg_0_
(rising edge-triggered data to data check)
Path Group: **default**
Path Type: max
PointIncrPath
------------------------------------------------------------------------------
clock (input port clock) (rise edge)0.000.00
input external delay0.000.00 r
HRESET (in)0.00 &0.00 r
FE_OFC48_HRESET/ZN (HVT_CLKNHDV0)0.29 &0.29 f
FE_OFC49_HRESET/ZN (HVT_CLKNHDV4)1.37 &1.66 r
FE_OFC58_HRESET/Z (HVT_BUFHDV3)1.54 &3.20 r
rssi_enable_ins/FE_OFN58_HRESET (RSSI_ENABLE_LV2)0.00 &3.20 r
rssi_enable_ins/U32/ZN (HVT_OAI21HDV2)0.64 &3.84 f
rssi_enable_ins/U190/ZN (HVT_CLKNAND2HDV1)0.29 &4.14 r
rssi_enable_ins/state_reg_0_/SDN (HVT_DRSNHDV1)0.00 &4.14 r
data arrival time4.14
clock (input port clock) (rise edge)0.000.00
clock network delay (ideal)0.000.00
input external delay0.000.00 r
HRESET (in)0.00 &0.00 r
FE_OFC48_HRESET/ZN (HVT_CLKNHDV0)0.29 &0.29 f
FE_OFC49_HRESET/ZN (HVT_CLKNHDV4)1.37 &1.66 r
FE_OFC58_HRESET/Z (HVT_BUFHDV3)1.54 &3.20 r
rssi_enable_ins/state_reg_0_/RDN (HVT_DRSNHDV1)0.00 &3.20 r
data check setup time-0.512.70
data required time2.70
------------------------------------------------------------------------------
data required time2.70
data arrival time-4.14
------------------------------------------------------------------------------
slack (VIOLATED)-1.44

后端的不懂啊，很想学习呢

这是一种常见的异步reset的violation
注意它的起始点和终止点，是同一个FF的异步reset和preset端，
rssi_enable_ins/state_reg_0_/SDN
rssi_enable_ins/state_reg_0_/RDN
这样的时序要求只是在SDN和RDN同时为0时，才需要，
问一下前端，绝大多数情况，前端写RTL时，会避免同时为0发生的，
这样，就没必要检查这个时序了，直接set_disable_timing就好了

既然是异步reset ，还修个啥啊
false path啊，不用看的
和clock没有任何关系

既然是异步reset ，还修个啥啊
false path啊，不用看的
和clock没有任何关系

虽然绝大部分情况可以不看，但是还是要在RTL上确认，两个端口同时为0的情况不会发生，
不然的话，人家为什么在lib里面写那段稀奇古怪的timing check