input delay和output delay的最大、最小值依据什么设置？

如果你做的是chip，找系统级的人问问
如果你是chip中的一部分，那就跟负责其他block的哥们问问

楼上的，你太有才了，回答的滴水不漏。

工艺厂商会给你提供一个值,你可以去查

一般情况下后端不能确定,问前端

Block 级的按照工具报的设

一般外面设70%clock period ，就行了，
里面已经很紧了，

约束比较紧的话，可以是时钟周期值的40%。
input和output delay,个人经验是25%时钟周期.

约束比较紧的话，可以是时钟周期值的40%。
input和output delay,个人经验是25%时钟周期.

如果外接reg，就要根据setup和hold来算吧。工具计算reg2out时是把你设置的output_delay认为是外部delay，以此来计算ren2reg的是时序。所以。我认为2L说的问系统的外部要接什么器件，外部的时序要求是比较严谨的做法