clock definition for CTS
时间：10-02
整理：3721RD
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Dear all,
CLK1,CLK2经过MUX后得到CLK3，CLK3后面仅驱动一个analog模块的ck pin，但analog模块的input data需要该clock来定义input delay.而CLK1,CLK2除了到MUX外，还各自带了很多DFF的CK pin.现在前端定义了3个clock,CLK1,CLK2,CLK3,后端做CTS时tool报错说,CLK3的clock root (MUX的Z pin)是个crossover pin.我的问题如下，
Q1>请问这样的情况下CLK3是否可以不用定义?(让CLK1或CLK2穿过MUX来驱动analog的clock pin就可以了)
Q2>如果不定义CLK3，仅定义MUX前两个input:CLK1,CLK2作为clock,后端tool做CTS时是基于哪个input来做MUX后面的clock tree的?
Q3>基于Q2中的做法，那MUX后面的analog模块的data pin的set_input_delay定义中的-clock应该是哪个clock,CLK1 or CLK2?
Thanks and regards！
CLK1,CLK2经过MUX后得到CLK3，CLK3后面仅驱动一个analog模块的ck pin，但analog模块的input data需要该clock来定义input delay.而CLK1,CLK2除了到MUX外，还各自带了很多DFF的CK pin.现在前端定义了3个clock,CLK1,CLK2,CLK3,后端做CTS时tool报错说,CLK3的clock root (MUX的Z pin)是个crossover pin.我的问题如下，
Q1>请问这样的情况下CLK3是否可以不用定义?(让CLK1或CLK2穿过MUX来驱动analog的clock pin就可以了)
Q2>如果不定义CLK3，仅定义MUX前两个input:CLK1,CLK2作为clock,后端tool做CTS时是基于哪个input来做MUX后面的clock tree的?
Q3>基于Q2中的做法，那MUX后面的analog模块的data pin的set_input_delay定义中的-clock应该是哪个clock,CLK1 or CLK2?
Thanks and regards！
good problem, we meet so many problem atclock defined for clockCTS, who could help & give some useful document ? TKS ！
将MUX case 掉，选择func path propagate clock tree ，做CTS。
thankxxx